SAR-ADCs interleaved  betreiben

Autor: Peggy Liska, Texas Instruments

Jüngste Fortschritte auf dem Gebiet der SAR-ADCs (A/D-Wandler mit Successive-Approximation-Register) haben die Leistungsaufnahme dieser Bauelemente deutlich sinken lassen. Gleichzeitig aber bleiben diese ADCs hinsichtlich der Auflösung und der Abtastrate auf dem Niveau, für das sie auf dem Markt bekannt sind. Allgemein sind SAR-ADCs schneller als Delta-Sigma-ADCs, aber häufig langsamer als Pipeline-ADCs. Andererseits sind die Auflösungsbereiche von SAR-ADCs breiter als die von Pipeline-ADCs. Auf dem derzeitigen Markt wird das Auflösungsspektrum zwar recht gut abgedeckt, jedoch gibt es eine Lücke zwischen der Abtastrate von SAR-ADCs und der von Pipeline-ADCs. Eine Möglichkeit, diese Lücke zu schließen, ist der versetzte Betrieb (Interleaving) von SAR-ADCs.

Das Interleaving ist eine Technik, mit der sich die Auflösung des SAR-ADC beibehalten lässt, während gleichzeitig die effektive Abtastrate angehoben wird. In einem ansonsten gleichwertigen System können versetzt betriebene SAR-ADCs zur Senkung der Gesamt-Leistungsaufnahme, der Kosten und der Abmessungen des Endsystems gegenüber Pipeline-ADCs beitragen. Der folgende Artikel geht auf eine Reihe wichtiger Überlegungen beim Design eines SAR-ADC-Systems mit Interleaving ein und legt außerdem Testergebnisse für ein exemplarisches System vor. 

Das Interleaving

Beim Interleaving wird ein gemeinsames Signal von mehreren Datenwandlern abgetastet, die zueinander phasenversetzt arbeiten, um die effektive Abtastrate des Systems zu erhöhen. Das Messsystem insgesamt kann auf diese Weise die Auflösung der einzelnen ADCs beibehalten, gleichzeitig aber einen höheren Gesamtdurchsatz erzielen, sodass die Eingangssignale schneller gemessen werden können.

Zu beachten ist, dass die ADCs zueinander synchronisiert werden müssen, damit diese Systemarchitektur funktioniert. Zum Generieren des Umwandlungssignals für die einzelnen ADCs kann dasselbe Taktsignal verwendet werden. Nur die Phase des Takts muss gemäß der folgenden Formel verändert werden:

Darin ist k = 1, 2, 3, ...n, und n gibt die Zahl der im System verwendeten ADCs an.

Bild 1 verdeutlicht das Konzept des Phasenversatzes und des Anhebens der Abtastrate für ein im Interleaving-Betrieb arbeitendes System mit drei ADCs.

Überlegungen zum Systemdesign

Theoretisch lassen sich beliebig viele ADCs versetzt betreiben, um eine unendlich hohe Abtastrate zu erzielen. In der Praxis jedoch gilt es eine Reihe von Restriktionen zu beachten:

  • Jeder ADC benötigt eine minimale Erfassungs- und Umwandlungszeit, um wie vorgesehen zu funktionieren. Die Erfassungszeiten verschiedener ADCs aber sollten sich nicht überschneiden, wenn dasselbe Eingangssignal abgetastet wird. Die Erfassungs- und die Umwandlungszeit setzen der Abtastrate, die mit einem ADC maximal erreicht werden kann, eine gewisse Grenze. Die minimale Erfassungszeit selbst begrenzt die maximale Abtastrate eines Interleaved-Systems und setzt damit auch der Zahl der ADCs, die versetzt betrieben werden können, eine Obergrenze.
  • Die Bandbreite der einzelnen ADCs muss mindestens das Doppelte der Frequenz des Eingangssignals betragen, damit das Nyquist-Abtasttheorem eingehalten wird. Wenn sich die Frequenz des Eingangssignals der Bandbreite der einzelnen ADCs nähert, kann das Signal vom System nicht mehr korrekt gemessen werden.
  • Weitere Faktoren wie der Flächenbedarf und die Leistungsaufnahme steigen ebenfalls mit der Zahl der verwendeten ADCs an, woraus sich ebenfalls eine Grenze für die Gesamtzahl der ADCs im System ergibt.

Neben den gerade beschriebenen praktischen Beschränkungen kommt es in Datenerfassungs-Systemen, die im Interleaved-Betrieb arbeiten, zu Messfehlern, die in Systemen mit nur einem ADC nicht auftreten. Diese Fehler lassen sich in zwei Kategorien einteilen, nämlich in systemische und ADC-spezifische Fehler. Auf der System-Ebene erfordern SAR-ADCs eine Spannungsreferenz, mit der die Eingangsspannung verglichen wird, und einen eingangsseitigen Treiberverstärker zum Puffern des Eingangssignals. Fertigungsbedingte Abweichungen zwischen den Referenzen und Pufferverstärkern der verwendeten ADCs können Fehler verursachen. Zur Vermeidung dieser Fehler besitzt die Lösung in Bild 2 nur eine einzige Spannungsreferenz und nur einen eingangsseitigen Treiberverstärker für alle ADCs.

In der Schaltung aus Bild 2 unterbindet die Verwendung eines Treiberpuffers am Eingang jegliche Offset-Änderungen des Eingangssignals. Die Verwendung eines einzigen Treiberverstärkers stellt sicher, dass alle ADCs denselben Offset sehen und nicht mit den unterschiedlichen Offsets mehrerer Treiberverstärker konfrontiert werden. Ein einziger Verstärker kann dann verwendet werden, wenn das Eingangssignal Zeit zum Stabilisieren hat, bevor der ADC seinen Umwandlungsprozess startet, sodass stets ein vollständig eingeschwungenes Signal umgewandelt wird. Diese Stabilisierung ist möglich, wenn der Verstärker eine hinreichend große Bandbreite aufweist oder wenn der eingebaute Abtastkondensator der ADCs so klein ist, dass dem Signal genügend Zeit zum Einschwingen bleibt.

 

Wird eine einzige Spannungsreferenz mit allen drei ADCs verbunden, so vermeidet man damit Schwankungen der Verstärkung des Eingangssignals. Eine einzige Spannungsreferenz muss außerdem in Bezug auf den Strom und die Bandbreite die nötigen Voraussetzungen bieten, mehrere ADCs anzusteuern. Bei einigen Low-Power-ADCs fungiert die Versorgungsspannung auch als Referenzspannung für die Umwandlung. In solchen Schaltungen ist es ähnlich wichtig dafür zu sorgen, dass die Spannungsreferenz genügend Strom für die ADCs liefern kann.

 

Bild 3 illustriert, wie die Verwendung eines einzelnen Treiberpuffers und einer Spannungsreferenz in einem Interleaved-System mit idealen ADCs dazu beitragen kann, die auf Exemplarstreuungen zwischen verschiedenen Puffern und Referenzen zurückzuführenden Offset- und Verstärkungsfehler zu minimieren. Zur Verdeutlichung der Auswirkungen, die die Variationen zwischen den Puffern und Referenzen auf die Verstärkungs- und Offsetfehler der Messung haben werden hier ideale ADCs verwendet. Im nächsten Abschnitt geht es um die Offset- und Verstärkungsfehler in einem System mit einem Puffer und einer Spannungsreferenz. Hierzu werden die Unstimmigkeiten beleuchtet, die es zwischen den verschiedenen nicht-idealen ADCs im System gibt.

Es gibt noch weitere systemische Fehler, auf die in diesem Beitrag jedoch nicht ausführlicher eingegangen werden soll. Fehler, die durch zusätzliches Rauschen im System (z. B. Takt-Jitter und Takt-Skew) verursacht werden, lassen sich durch geeignete Layout-Techniken eindämmen, wenn auch nicht komplett eliminieren.

ADC-spezifische Design-Überlegungen

Die ADC-spezifischen Fehler sind auf Exemplarstreuungen zurückzuführen, zu denen es infolge des Fertigungsprozesses kommt und die deshalb in Systemen mit nur einem ADC nicht zu beobachten sind. Im Idealfall wären alle ADCs identisch, doch in der Realität bestehen Unterschiede bei der integralen Nichtlinearität (INL), der Bandbreite, dem Offset und der Verstärkung. Die nicht ohne weiteres korrigierbare INL sollte beim Systemdesign unbedingt berücksichtigt werden. Die Bandbreite der einzelnen ADCs kann zu einem Thema werden, wenn sie kleiner ist als die Nyquist-Frequenz des Eingangssignals. Moderne ADCs aber besitzen eine so hohe Bandbreite, dass dies häufig kein Thema ist. Offset- und Verstärkungs-Unstimmigkeiten zwischen den ADCs lassen sich dagegen auf der System-Ebene herauskalibrieren. Der entsprechende Kalibrierprozess ist mit den Selbstkalibrier-Schaltungen, mit denen einige ADCs ausgestattet sind, weiter optimierbar.

Kalibrierung von Offset und Verstärkung

Es ist wichtig, Offset- und Verstärkungs-Unstimmigkeiten zwischen den verschiedenen ADCs in einem Interleaved-System herauszukalibrieren, denn nur so lässt sich mit den ADCs die maximale Performance erzielen. Diese Fehler können im digitalen Bereich durch entsprechende Nachverarbeitung herauskalibriert werden, was jedoch vermehrte Komplexität für den Host-Prozessor mit sich bringt. Um dies zu vermeiden, weisen einige SAR-ADCs inzwischen einen extrem geringen Verstärkungsfehler auf und sind mit integrierten Offsetkalibrierschaltungen ausgestattet. Der ADS7056 von TI ist ein Beispiel für einen SAR-ADC mit integrierter Offsetkalibrier-Funktion und einem typischen Verstärkungsfehler von nur ±0,01 % (bzw. 3,2 LSB bei 14bit). Dieser ADC kommt daher im Allgemeinen ohne Kalibrierung des Verstärkungsfehlers aus.

Bleibt der Offsetfehler unberücksichtigt, äußert er sich durch eine auf die Abtastfrequenz zuzüglich oder abzüglich der Frequenz des Eingangssignals fallende Rauschspitze. Dies verschlechtert die allgemeine Leistungsfähigkeit des ADC einschließlich des Signal-Rauschabstands (SNR). Bild 4 verdeutlicht die Auswirkungen der Offsetkalibrierung auf die bei der Abtastfrequenz erzeugte Rauschspitze vor und nach der Kalibrierung.

Testergebnisse

Zum Messen der Leistungsfähigkeit zeitlich versetzt betriebener SAR-ADCs wurde eine analoge Frontend-Schaltung verwendet (siehe [1] und die relevanten Websites am Schluss dieses Beitrags). In diesem Design arbeiten drei 14bit-SAR-ADCs des Typs ADS7056 zeitlich versetzt mit einer Abtastrate von je 2,5 MSPS, sodass insgesamt eine effektive System-Abtastrate von 7,5 MSPS erzielt wird.

Tabelle 1 vergleicht die Performance des Interleaved-Systems mit der eines einzelnen ADC. Die allgemeinen Performance-Daten des ADC (Auflösung, SNR und THD) ändern sich nur wenig, sondern nur die Abtastrate verdreifacht sich gegenüber der eines einzelnen ADC.

Tabelle 2 bietet eine Gegenüberstellung der ADC-Performance zwischen drei zeitlich versetzt arbeitenden SAR-ADCs und einem Pipeline-ADC. Die Angaben für Auflösung, Abtastrate und SNR sind vergleichbar, aber der Stromverbrauch, die Abmessungen und die Kosten verringern sich erheblich.

Bei der in Tabelle 2 angegebenen Gehäusefläche ist der systemseitige Bedarf an Leiterplattenfläche für das Layout der Schaltungen nicht berücksichtigt. Allerdings ist der Abstand zwischen dem ADS7056-Design und der anderen Lösung so groß, dass das Design mit großer Wahrscheinlichkeit kleiner ist. 

Fazit

Beim Design eines Systems mit zeitlich versetzt arbeitenden ADCs sind einige systembezogene Überlegungen anzustellen. Wie dieser Beitrag aber gezeigt hat, ist das Interleaving von SAR-ADCs eine geeignete Möglichkeit, die zwischen SAR- und Pipeline-ADCs bestehende Abtastraten-Lücke zu schließen. Als weiterer positiver Aspekt kommt hinzu, dass SAR-ADCs eine Lösung mit weniger Leistungsaufnahme, kleineren Abmessungen und niedrigeren Kosten ermöglichen.

Literatur:

  1. Abhijeet Godbole und Lokesh Ghulyani: „Low-Cost, Low-Power, Small Size, 14-bit AFE: Interleaved ADCs Scalable up to 7.5 MSPS Sampling With 73-dB SNR”, TI Application Report (SBAA231), 2017.
  2. N. Kurosawa, H.Kobayashi, K.Maruyama, H. Sugawara und K. Kobayashi: „Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems”, IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, Vol. 48, Ausgabe 3, 2001.

Referenzdesign:

Analog front end with time-interleaved SAR ADCs

Produktinformation:

ADS7056

THS1408