19.04.2016

Xilinx: Vivado Design Suite HLx Editions 2016.1 verfügbar

Xilinx hat das Release 2016.1 seiner Vivado Design Suite HLx Editions vorgestellt. Das Tool ist für die UltraScale- und UltraScale+-basierten Bausteine vorgesehen und bietet Erweiterungen der SmartConnect Technologie. Damit sollen Interconnect-Probleme in System-Designs mit Millionen von hochdichten Logikzellen gelöst werden.


UltraScale+ ist eine FinFET-basierte programmierbare Technologie. Sie umfasst die Zynq-, Kintex- und Virtex-UltraScale+-Bausteine und erreicht laut Anbieter eine zwei bis fünffache Verbesserung der Performance pro Watt gegenüber 28-nm Bausteinen. Das ermöglicht Applikationen wie Software-definierte 5G-Funknetze und Fahrerassistenzsysteme (ADAS) der nächsten Generation. Die Vivado Design Suite HLx Editions und die Embedded-Software Entwicklungstools des Release 2016.1 stehen ab sofort zum Download bereit.


Die SmartConnect Technologie schließt System-Interconnect-IP ein, außerdem folgende Optimierungsmethoden

  • AXI SmartConnect IP: Xilinx neuer System-Konnektivitätsgenerator zur Integration von Peripheriesystemen in das Anwender-Design. SmartConnect erstellt einen kundenspezifischen Interconnect, der die Anwenderforderungen hinsichtlich System-Performance am besten erfüllt. Das führt zu höherem Systemdurchsatz bei geringerem Platz- und Leistungsbedarf. Die AXI SmartConnect IP ist als Early Access des Vivado IP Integrators im Release 2016.1 der Vivado Design Suite verfügbar.

  • Time Borrowing und Skew-Optimierung: Diese Optimierungen werden durch das Einfügen einer fein abgestuften UltraScale+ Taktverzögerung ermöglicht. Als voll automatische Funktionen kompensieren sie lange Leitungslaufzeiten und ermöglichen so Designs mit höheren Taktfrequenzen, indem sie den verfügbaren Slack beim Timing von den schnellsten auf die kritischen Pfade verlagern.

  • Pipeline-Analyse und Retiming: Mit diesen Techniken können die Entwickler die Performance weiter steigern, indem sie zusätzliche Pipeline-Stages in das Design einfügen und eine automatische Register-Retiming Optimierung durchführen. 

 


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