Zur Zertifizierung seiner Calibre nmDRC, Calibre nmLVS, Calibre YieldEnhancer, Calibre PERC und AFS Plattform Software für den 5-nm-FinFET-Prozess hat Mentor mit TSMC zusammengearbeitet. So wurde beispielsweise Mentors Calibre-PERC-Software zur Zuverlässigkeitsprüfung an die 5-nm-FinFET-Technologie von TSMC angepasst.


Die Software erhöht die Zuverlässigkeit eines Produkts, indem sie Leckstrom-Prüfungen des vollständigen Chip-Designs ermöglicht. Mit Hilfe dieser Prüfungen vermeiden Anwender übermäßige Leckströme und realisieren ein optimales Design.



Durch die Zertifizierung von Mentors AFS-Plattform können Mentor-Kunden, die Analog-, Mixed-Signal- und HF-Designs verwenden, ihre Chips auf dem 5-nmFinFET-Prozess verifizieren.



Tools für die SoIC-3D-Chip-Stapeltechnik von TSMC

Zur Unterstützung der SoIC-Technologie von TSMC hat Mentor den Referenz-Flow für wesentliche Elemente seiner Calibre-nmPlatform- und Xpedition-IC-Packaging-Design-Flow-Software erweitert. Die SoIC-Technologie gestattet das Stapeln mehrerer Chips im Chip-on-Wafer-Bonding-Verfahren. Sie bietet eine Bonding-Struktur ohne Lothügel (Bumps), die eine bessere Performance ermöglicht.


Mentor unterstützt TSMCs Chip-Stapeltechnologie mit zahlreichen Tools. Dazu gehören die Xpedition-Substrate-Integrator- (XSI) Software für die Entwurfsplanung und das Netzlistenmanagement, Calibre-3DSTACK-Tools für die physikalische Verifikation und die Calibre-xACT-Lösung für die parasitäre Extraktion zwischen den Dies. Zudem bietet Mentor die Möglichkeit, Ergebnisse der Calibre-3DSTACK-Tools in XSI zu überprüfen. Auf diese Weise lassen sich die Debug- und Iterationszeiten verkürzen.