Lauterbach TRACE32 unterstützt RISC-V-Kerne von SiFive

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Von Lauterbach und SiFive wurde jetzt TRACE32-Unterstützung für hochleistungsfähige RISC-V-Kerne vorgestellt. Die Entwicklungsumgebung ermöglicht es, E31- und E51-RISC-V basierte Systeme von SiFive zu debuggen. Sie basieren auf der kostenlosen und offenen RISC-V ISA.



Lauterbachs Unterstützung für die SiFive Kerne ist die jüngste Erweiterung für das wachsende RISC-V Ökosystem. Gegründet von den Erfindern von RISC-V, konzentriert sich SiFive darauf, den steigenden Kosten für die Entwicklung und Herstellung von neuen Chip-Architekturen entgegenzuwirken.



Beide Unternehmen ...

haben eng zusammengearbeitet um sicherzustellen, dass TRACE32 den höchsten Ansprüchen der RISC-V-Debug-Spezifikation genügt. Lauterbachs TRACE32 ermöglicht Multicore Debugging von individuellen Hardware-Threads von SiFive-Kernen. Ab dem Reset Vektor ist ein Debugging möglich. Außerdem ist man zu diesem Zeitpunkt in der Lage, den Startup Code zu analysieren.


Der RISC-V Debugger unterstützt sowohl Hochsprachen als auch Assembler Debugging, wobei eine Vielzahl von Standard-ISA-Erweiterungen unterstützt werden, wie etwa komprimierte Instruktionen und Gleitkommazahlen. Dabei wird in allen SiFive-Chips volle Unterstützung für das JTAG Debug Transport Modul (DTM) geboten. Die Erweiterung um andere Debug Schnittstellen - wie etwa USB - ist geplant.

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