Ethernet-Controller-IPs für Subsystem-Lösungen bis 800 GB/s

FPGA-EDA

Ethernet Controller I Ps Für Subsystem Lösungen
©Cadence

Von Cadence Design Systems gibt es eine neue Familie von High-Speed-Ethernet-Controller-IPs. Zusammen mit der herstellereigenen SerDes-PHY-IPs sind damit komplette Ethernet-Subsystem-Lösungen bis zu 800G realisierbar.

Die PPA-optimierte (Power, Performance and Area) High-Speed-Controller-IPs erweitern das Ethernet-Controller-IP-Portfolio des Anbieters und sind für Ethernet-Anwendungen aus den Bereichen Cloud, künstliche Intelligenz, maschinelles Lernen (AI/ML) und 5G-Infrastruktur geeignet. Die Controller-Familie unterstützt verschiedene Bandbreiten für 100G, 200G, 400G und 800G Ethernet.  


Technische Eigenschaften

  • Unterstützung sowohl für Ein- als auch für Mehr-Kanal-Ethernet-Lösungen und Konformität zu den Spezifikationen von IEEE 802.3 und des Ethernet Technology Consortiums
  • Die Controller IPs stellen vollständige MAC (Media Access Control), PCS (Physical Coding Sublayer), FEC (Forward Error Correction) und PMA Blöcke (Physical Medium Attachment) für eine komplette Architektur zur Verfügung
  • Integrierter FEC Support, einschließlich RS (528,514), RS (544,514), Firecode und Ethernet Technology Consortium Low Latency RS FEC, bietet Anwendern Flexibilität bei der Auswahl
  • Zusammen mit den 112G/56G und anderen Ethernet SerDes PHY IPs kann Cadence ein vollständiges Subsystem mit integriertem PHY und Controller anbieten, das eine Integration und Optimierung der SoC-Designs ermöglicht. Das integrierte Subsystem mit optimalem PPA wurde mittels eines Testchips charakterisiert und wird bereits in AI/ML-Kundenanwendungen eingesetzt.
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