DSP-Algorithmen in FPGAs implementieren

PRODUKT NEWS FPGA-EDA



Mentor Graphics und Altera kündigen einen Designflow an, mit dem Anwender direkt aus Industriestandard-ANSI-C++-Code komplexe DSP-Algorithmen in FPGAs implementieren können. Der Designflow, der auf Alteras „Accelerated Libraries“ für Mentor Graphics Catapult-C-Synthesewerkzeuge basiert, verbessert die Fmax von DSPs um 50 bis 80 Prozent und bietet einen weniger aufwändigen Pfad zu speziellen DSP-Hardwaredesigns.

 

Die Catapult C/Altera-DSP-Designlösung ist ein C-zu-RTL-Designflow, der dem traditionellen Flow zur DSP-Softwareprogrammierung sehr ähnlich ist. In beiden Designflows haben Algorithmendesigner ein Gleitkommamodell eines Algorithmus entwickelt und anschließend in ein Festkommamodell konvertiert, üblicherweise in C++. Im traditionellen Flow kompilieren Softwareentwickler an dieser Stelle den C-Code für einen Standard-DSP. Mit dem Catapult-C/Altera-Flow können Hardwaredesigner die Catapult-C-Synthesewerkzeuge mit Alteras Accelerated Libraries zur automatischen Erzeugung einer DSP-Hardwareimplementierung für einen Altera-FPGA nutzen. Im Gegensatz zu früher muss der Hardwaredesigner den RTL-Code nicht manuell schreiben und sich über handkodierte Fehler sorgen machen oder RTL-Code mehrere Male neu schreiben, um eine Architektur mit vernünftiger Performance zu finden. Die Catapult-C/Altera-Lösung automatisiert den RTL-Erstellungsprozess und bietet eine Hardware-Performance mit der Flexibilität eines DSP-Softwareprogrammierungs-Flow.

 

Altera schließt sich Catapult-Silicon-Vendor-Partners-Program an

Altera hat sich dem Catapult-Silicon-Vendor-Partners- (SVP) Programm angeschlossen, das es ASIC-, FPGA- und Halbleiter-Foundry-Unternehmen erlaubt, ihren Kunden Catapult-Bibliotheken anzubieten. Gemäß den Bestimmungen des Programms haben Mentor Graphics und Altera Tests durchgeführt, um die Qualität und Zuverlässigkeit der Catapult-Bibliotheken mit Alteras IP und FPGA-Technologie zu gewährleisten.