Außerdem ist ein Prozess-Design-Kit (PDK) für optimale PPA-Ergebnisse (Power, Performance and Area) verfügbar. Cadence hat den 7nm Custom Design Reference Flow und den Library Characterization Flow verbessert.
Durch diese Fortschritte bei den Design-Tools konnte das Unternehmen die erste Auslieferung seiner High-Speed-SerDes- und Low-Latency-DDR-IP-Cores beschleunigen. Das Tapeout von Testchips wird im vierten Quartal dieses Jahres erwartet. Diese Produkte sind die Ersten eines Portfolios von anwendungsoptimierten 7nm-Lösungen von Cadence.
Cadence: Tool-Zertifizierungen für 7nm-FinFET von TSMC
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