Altera hat seine Pläne für die technologische Weiterentwicklung seiner FPGA-Prdukte im Jahr 2010 vorgestellt. So sollen 28nm-FPGAs kommen, die mit eingebetteten HardCopy-Blöcken, einer neue Methode der partiellen Rekonfigurierung sowie Embedded-Transceiverblöcken mit 28 GBit/s ausgestattet sind.

Damit werden sowohl Komplexität und I/O-Performance der FPGA-Generation erhöht. Diese Anforderungen kommen aus den Bereichen HD-Video, „Cloud Computing“, Online-Datenspeicherung und mobiles Video. Im Mittelpunkt steht der Bedarf nach Bandbreite bei gleichzeitiger Energie- und Kosteneffizienz.

HardCopy-Blöcke für mehr Flexibilität

Die Embedded-HardCopy-Blöcke sind kundenspezifisch modifizierbare IP-Blöcke, die auf den HardCopy-ASICs von Altera basieren. Sie werden dafür genutzt, Standard- oder logikintensive Funktionen wie Interface-Protokolle, applikationsspezifische Funktionen oder proprietäre, kundenspezifische IP in Hardware zu realisieren.

Rekonfigurierung auch partiell möglich

Partielle Rekonfigurierung erlaubt die Neukonfigurierung von Teilen auf dem FPGA, während andere Sektionen weiter laufen. Dieser Aspekt ist in Systemen hilfreich, in denen Stillstandszeiten kritisch sind. Dort können Entwickler Updates machen oder neue Funktionen hinzufügen, ohne die laufenden Services zu unterbrechen.

Partielle Rekonfigurierung verbessert laut Anbieter auch die effektive Logikausnutzung und damit die Kosten bzw. die Energieeffizienz, da im FPGA keine Funktionen implementiert werden müssen, die nicht simultan ablaufen. So können diese Funktionen in einem externen Speicher abgelegt und bei Bedarf geladen werden. Damit wird die erforderliche FPGA-Größe reduziert, wobei mehrere Applikationen auf einem FPGA ablaufen können, was sowohl die Boardfläche als auch die Leistungsaufnahme reduziert. Diese Funktionalität wird auf dem inkrementalen Design-Flow der Quartus II Design-Software aufgesetzt.

Transceiver für 28GBit/s

Altera entwickelt außerdem 28-GBit/s-Transceiver, die auch in den 28nm-FPGAs implementiert werden. Mit diesen High-Speed-Transceivern können Designs wie 400-G-Systeme auf einem Chip implementieret werden.