SAR-ADCs interleaved betreiben

Autor: Peggy Liska, Texas Instruments

J√ľngste Fortschritte auf dem Gebiet der SAR-ADCs (A/D-Wandler mit Successive-Approximation-Register) haben die Leistungsaufnahme dieser Bauelemente deutlich sinken lassen. Gleichzeitig aber bleiben diese ADCs hinsichtlich der Aufl√∂sung und der Abtastrate auf dem Niveau, f√ľr das sie auf dem Markt bekannt sind. Allgemein sind SAR-ADCs schneller als Delta-Sigma-ADCs, aber h√§ufig langsamer als Pipeline-ADCs. Andererseits sind die Aufl√∂sungsbereiche von SAR-ADCs breiter als die von Pipeline-ADCs. Auf dem derzeitigen Markt wird das Aufl√∂sungsspektrum zwar recht gut abgedeckt, jedoch gibt es eine L√ľcke zwischen der Abtastrate von SAR-ADCs und der von Pipeline-ADCs. Eine M√∂glichkeit, diese L√ľcke zu schlie√üen, ist der versetzte Betrieb (Interleaving) von SAR-ADCs.

Das Interleaving ist eine Technik, mit der sich die Aufl√∂sung des SAR-ADC beibehalten l√§sst, w√§hrend gleichzeitig die effektive Abtastrate angehoben wird. In einem ansonsten gleichwertigen System k√∂nnen versetzt betriebene SAR-ADCs zur Senkung der Gesamt-Leistungsaufnahme, der Kosten und der Abmessungen des Endsystems gegen√ľber Pipeline-ADCs beitragen. Der folgende Artikel geht auf eine Reihe wichtiger √úberlegungen beim Design eines SAR-ADC-Systems mit Interleaving ein und legt au√üerdem Testergebnisse f√ľr ein exemplarisches System vor. 

Das Interleaving

Beim Interleaving wird ein gemeinsames Signal von mehreren Datenwandlern abgetastet, die zueinander phasenversetzt arbeiten, um die effektive Abtastrate des Systems zu erhöhen. Das Messsystem insgesamt kann auf diese Weise die Auflösung der einzelnen ADCs beibehalten, gleichzeitig aber einen höheren Gesamtdurchsatz erzielen, sodass die Eingangssignale schneller gemessen werden können.

Zu beachten ist, dass die ADCs zueinander synchronisiert werden m√ľssen, damit diese Systemarchitektur funktioniert. Zum Generieren des Umwandlungssignals f√ľr die einzelnen ADCs kann dasselbe Taktsignal verwendet werden. Nur die Phase des Takts muss gem√§√ü der folgenden Formel ver√§ndert werden:

Darin ist k = 1, 2, 3, ...n, und n gibt die Zahl der im System verwendeten ADCs an.

Bild 1 verdeutlicht das Konzept des Phasenversatzes und des Anhebens der Abtastrate f√ľr ein im Interleaving-Betrieb arbeitendes System mit drei ADCs.

Bild 1. Abtastrate eines im Interleaving-Betrieb arbeitenden Systems mit drei ADCs

√úberlegungen zum Systemdesign

Theoretisch lassen sich beliebig viele ADCs versetzt betreiben, um eine unendlich hohe Abtastrate zu erzielen. In der Praxis jedoch gilt es eine Reihe von Restriktionen zu beachten:

  • Jeder ADC ben√∂tigt eine minimale Erfassungs- und Umwandlungszeit, um wie vorgesehen zu funktionieren. Die Erfassungszeiten verschiedener ADCs aber sollten sich nicht √ľberschneiden, wenn dasselbe Eingangssignal abgetastet wird. Die Erfassungs- und die Umwandlungszeit setzen der Abtastrate, die mit einem ADC maximal erreicht werden kann, eine gewisse Grenze. Die minimale Erfassungszeit selbst begrenzt die maximale Abtastrate eines Interleaved-Systems und setzt damit auch der Zahl der ADCs, die versetzt betrieben werden k√∂nnen, eine Obergrenze.
  • Die Bandbreite der einzelnen ADCs muss mindestens das Doppelte der Frequenz des Eingangssignals betragen, damit das Nyquist-Abtasttheorem eingehalten wird. Wenn sich die Frequenz des Eingangssignals der Bandbreite der einzelnen ADCs n√§hert, kann das Signal vom System nicht mehr korrekt gemessen werden.
  • Weitere Faktoren wie der Fl√§chenbedarf und die Leistungsaufnahme steigen ebenfalls mit der Zahl der verwendeten ADCs an, woraus sich ebenfalls eine Grenze f√ľr die Gesamtzahl der ADCs im System ergibt.

Neben den gerade beschriebenen praktischen Beschr√§nkungen kommt es in Datenerfassungs-Systemen, die im Interleaved-Betrieb arbeiten, zu Messfehlern, die in Systemen mit nur einem ADC nicht auftreten. Diese Fehler lassen sich in zwei Kategorien einteilen, n√§mlich in systemische und ADC-spezifische Fehler. Auf der System-Ebene erfordern SAR-ADCs eine Spannungsreferenz, mit der die Eingangsspannung verglichen wird, und einen eingangsseitigen Treiberverst√§rker zum Puffern des Eingangssignals. Fertigungsbedingte Abweichungen zwischen den Referenzen und Pufferverst√§rkern der verwendeten ADCs k√∂nnen Fehler verursachen. Zur Vermeidung dieser Fehler besitzt die L√∂sung in Bild 2 nur eine einzige Spannungsreferenz und nur einen eingangsseitigen Treiberverst√§rker f√ľr alle ADCs.

Bild 2. Vereinfachtes Systemdesign mit ADC, Treiberpuffer und Spannungsreferenz

In der Schaltung aus Bild 2 unterbindet die Verwendung eines Treiberpuffers am Eingang jegliche Offset-√Ąnderungen des Eingangssignals. Die Verwendung eines einzigen Treiberverst√§rkers stellt sicher, dass alle ADCs denselben Offset sehen und nicht mit den unterschiedlichen Offsets mehrerer Treiberverst√§rker konfrontiert werden. Ein einziger Verst√§rker kann dann verwendet werden, wenn das Eingangssignal Zeit zum Stabilisieren hat, bevor der ADC seinen Umwandlungsprozess startet, sodass stets ein vollst√§ndig eingeschwungenes Signal umgewandelt wird. Diese Stabilisierung ist m√∂glich, wenn der Verst√§rker eine hinreichend gro√üe Bandbreite aufweist oder wenn der eingebaute Abtastkondensator der ADCs so klein ist, dass dem Signal gen√ľgend Zeit zum Einschwingen bleibt.

 

Wird eine einzige Spannungsreferenz mit allen drei ADCs verbunden, so vermeidet man damit Schwankungen der Verst√§rkung des Eingangssignals. Eine einzige Spannungsreferenz muss au√üerdem in Bezug auf den Strom und die Bandbreite die n√∂tigen Voraussetzungen bieten, mehrere ADCs anzusteuern. Bei einigen Low-Power-ADCs fungiert die Versorgungsspannung auch als Referenzspannung f√ľr die Umwandlung. In solchen Schaltungen ist es √§hnlich wichtig daf√ľr zu sorgen, dass die Spannungsreferenz gen√ľgend Strom f√ľr die ADCs liefern kann.

 

Bild 3 illustriert, wie die Verwendung eines einzelnen Treiberpuffers und einer Spannungsreferenz in einem Interleaved-System mit idealen ADCs dazu beitragen kann, die auf Exemplarstreuungen zwischen verschiedenen Puffern und Referenzen zur√ľckzuf√ľhrenden Offset- und Verst√§rkungsfehler zu minimieren. Zur Verdeutlichung der Auswirkungen, die die Variationen zwischen den Puffern und Referenzen auf die Verst√§rkungs- und Offsetfehler der Messung haben werden hier ideale ADCs verwendet. Im n√§chsten Abschnitt geht es um die Offset- und Verst√§rkungsfehler in einem System mit einem Puffer und einer Spannungsreferenz. Hierzu werden die Unstimmigkeiten beleuchtet, die es zwischen den verschiedenen nicht-idealen ADCs im System gibt.

Bild 3. Minimierung der Offset- und Verstärkungsfehler durch Verwendung eines Treiberpuffers und einer Spannungsreferenz

Es gibt noch weitere systemische Fehler, auf die in diesem Beitrag jedoch nicht ausf√ľhrlicher eingegangen werden soll. Fehler, die durch zus√§tzliches Rauschen im System (z. B. Takt-Jitter und Takt-Skew) verursacht werden, lassen sich durch geeignete Layout-Techniken eind√§mmen, wenn auch nicht komplett eliminieren.

ADC-spezifische Design-√úberlegungen

Die ADC-spezifischen Fehler sind auf Exemplarstreuungen zur√ľckzuf√ľhren, zu denen es infolge des Fertigungsprozesses kommt und die deshalb in Systemen mit nur einem ADC nicht zu beobachten sind. Im Idealfall w√§ren alle ADCs identisch, doch in der Realit√§t bestehen Unterschiede bei der integralen Nichtlinearit√§t (INL), der Bandbreite, dem Offset und der Verst√§rkung. Die nicht ohne weiteres korrigierbare INL sollte beim Systemdesign unbedingt ber√ľcksichtigt werden. Die Bandbreite der einzelnen ADCs kann zu einem Thema werden, wenn sie kleiner ist als die Nyquist-Frequenz des Eingangssignals. Moderne ADCs aber besitzen eine so hohe Bandbreite, dass dies h√§ufig kein Thema ist. Offset- und Verst√§rkungs-Unstimmigkeiten zwischen den ADCs lassen sich dagegen auf der System-Ebene herauskalibrieren. Der entsprechende Kalibrierprozess ist mit den Selbstkalibrier-Schaltungen, mit denen einige ADCs ausgestattet sind, weiter optimierbar.

Kalibrierung von Offset und Verstärkung

Es ist wichtig, Offset- und Verst√§rkungs-Unstimmigkeiten zwischen den verschiedenen ADCs in einem Interleaved-System herauszukalibrieren, denn nur so l√§sst sich mit den ADCs die maximale Performance erzielen. Diese Fehler k√∂nnen im digitalen Bereich durch entsprechende Nachverarbeitung herauskalibriert werden, was jedoch vermehrte Komplexit√§t f√ľr den Host-Prozessor mit sich bringt. Um dies zu vermeiden, weisen einige SAR-ADCs inzwischen einen extrem geringen Verst√§rkungsfehler auf und sind mit integrierten Offsetkalibrierschaltungen ausgestattet. Der ADS7056 von TI ist ein Beispiel f√ľr einen SAR-ADC mit integrierter Offsetkalibrier-Funktion und einem typischen Verst√§rkungsfehler von nur ¬Ī0,01 % (bzw. 3,2 LSB bei 14bit). Dieser ADC kommt daher im Allgemeinen ohne Kalibrierung des Verst√§rkungsfehlers aus.

Bleibt der Offsetfehler unber√ľcksichtigt, √§u√üert er sich durch eine auf die Abtastfrequenz zuz√ľglich oder abz√ľglich der Frequenz des Eingangssignals fallende Rauschspitze. Dies verschlechtert die allgemeine Leistungsf√§higkeit des ADC einschlie√ülich des Signal-Rauschabstands (SNR). Bild 4 verdeutlicht die Auswirkungen der Offsetkalibrierung auf die bei der Abtastfrequenz erzeugte Rauschspitze vor und nach der Kalibrierung.

Bild 4. Reduzierung der bei der Abtastfrequenz zu beobachtenden Rauschspitze nach erfolgter Offset-Kalibrierung

Testergebnisse

Zum Messen der Leistungsfähigkeit zeitlich versetzt betriebener SAR-ADCs wurde eine analoge Frontend-Schaltung verwendet (siehe [1] und die relevanten Websites am Schluss dieses Beitrags). In diesem Design arbeiten drei 14bit-SAR-ADCs des Typs ADS7056 zeitlich versetzt mit einer Abtastrate von je 2,5 MSPS, sodass insgesamt eine effektive System-Abtastrate von 7,5 MSPS erzielt wird.

Tabelle 1 vergleicht die Performance des Interleaved-Systems mit der eines einzelnen ADC. Die allgemeinen Performance-Daten des ADC (Aufl√∂sung, SNR und THD) √§ndern sich nur wenig, sondern nur die Abtastrate verdreifacht sich gegen√ľber der eines einzelnen ADC.

Tabelle 1. Performance-Vergleich f√ľr SAR-ADC zwischen einem System mit einem ADC und einem System mit drei zeitversetzt betriebenen ADCs

Tabelle 2 bietet eine Gegen√ľberstellung der ADC-Performance zwischen drei zeitlich versetzt arbeitenden SAR-ADCs und einem Pipeline-ADC. Die Angaben f√ľr Aufl√∂sung, Abtastrate und SNR sind vergleichbar, aber der Stromverbrauch, die Abmessungen und die Kosten verringern sich erheblich.

Bei der in Tabelle 2 angegebenen Geh√§usefl√§che ist der systemseitige Bedarf an Leiterplattenfl√§che f√ľr das Layout der Schaltungen nicht ber√ľcksichtigt. Allerdings ist der Abstand zwischen dem ADS7056-Design und der anderen L√∂sung so gro√ü, dass das Design mit gro√üer Wahrscheinlichkeit kleiner ist. 

Tabelle 2. SAR-ADC-Spezifikationen im Vergleich mit einem Pipeline-ADC

Fazit

Beim Design eines Systems mit zeitlich versetzt arbeitenden ADCs sind einige systembezogene √úberlegungen anzustellen. Wie dieser Beitrag aber gezeigt hat, ist das Interleaving von SAR-ADCs eine geeignete M√∂glichkeit, die zwischen SAR- und Pipeline-ADCs bestehende Abtastraten-L√ľcke zu schlie√üen. Als weiterer positiver Aspekt kommt hinzu, dass SAR-ADCs eine L√∂sung mit weniger Leistungsaufnahme, kleineren Abmessungen und niedrigeren Kosten erm√∂glichen.

Literatur:

  1. Abhijeet Godbole und Lokesh Ghulyani: ‚ÄěLow-Cost, Low-Power, Small Size, 14-bit AFE: Interleaved ADCs Scalable up to 7.5 MSPS Sampling With 73-dB SNR‚ÄĚ, TI Application Report (SBAA231), 2017.
  2. N. Kurosawa, H.Kobayashi, K.Maruyama, H. Sugawara und K. Kobayashi: ‚ÄěExplicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems‚ÄĚ, IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, Vol. 48, Ausgabe 3, 2001.

Referenzdesign:

Analog front end with time-interleaved SAR ADCs

Produktinformation:

ADS7056

THS1408

 


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