Bei Xilinx ist die ISE Design-Suite 12.2 verfügbar. Die 4. Generation des Designflows für die partielle FPGA-Rekonfigurierung steht online zu Herunterladen bereit. Die partielle Rekonfigurierung ermöglicht eine „On-the-fly“-Flexibilität. Damit können Entwickler Bereiche eines FPGAs im laufenden Betrieb mit neuen Funktionen programmieren, ohne Applikationen in den anderen Bereichen zu beeinträchtigen. Die partielle Rekonfigurierung ermöglicht es auch, Funktionen mit hoher Verlustleistung durch verlustleistungsärmere Funktionen ersetzen.

Xilinx hat die 4. Generation der partiellen Rekonfigurierungstechnik mit einem intuitiveren Designablauf und einer intuitiveren Bedienoberfläche vereinfacht. Dies beinhaltet einen verbesserten Analyseablauf für Timing-Constraints und des Timings selbst, automatisches Einfügen von Proxy-Logik, um eine Brücke zwischen statischen und rekonfigurierbaren Bereichen zu schlagen, sowie auch das Timing-Closure und Simulationsmöglichkeiten des gesamten Designs.

ISE 12.2 erlaubt es den Entwicklern von Applikationen, die eine partielle Rekonfigurierung benötigen, auf Virtex-4-, Virtex-5- und Virtex-6-Bausteine zurück zu greifen. Clock-Gating senkt die Verlustleistung von BRAM Um Entwicklungen verlustleistungsärmer zu machen, hat Xilinx seine Clock-Gating-Technik verbessert, um die dynamische Verlustleistung von BRAM (Block-RAM) zu senken. Auf Grund der Algorithmen kann ISE automatisch unnötige Logikaktivitäten neutralisieren, einen Hauptfaktor für die Verlustleistung, da sie Verlustleistungsoptimierungen erlaubt, die nicht auf RTL-Ebene angewandt werden. Diese werden erst später nach der Synthese implementiert, um die dynamische Verlustleistung um bis zu 30 Prozent zu reduzieren.

Beginnend mit ISE 12.2 wird die Optimierung des intelligenten Clock-Gating den Leistungsbedarf für dedizierte RAM-Blöcke sowohl im Single - als auch Dual-Port-Modus reduzieren. Diese Blöcke liefern mehrere Aktivierungsmöglichkeiten: eine Array-Aktivierung, eine Schreibaktivierung und die Aktivierung über den Takt eines Ausgangsregisters. Die meisten Einsparungen bezüglich der Verlustleistung werden bei der Verwendung der Array-Aktivierung erzielt.

Simulationsunterstützung für eingebettete Entwicklungen

Der ISE Simulator (ISim) ist über die Xilinx-Platform-Studio- (XPS) und Project-Navigator-Tools auch für den eingebetteten Designablauf verfügbar und erlaubt es, die Vorteile dieses gemischtsprachigen (VHDL und Verilog) Simulators zu nutzen.

Die neue Version von ISim bietet automatische Erkennung und die Programmauflistung von Design-Speichern zum Darstellen und Editieren. Dieser Speicher-Editor ermöglicht es „Was-wäre-wenn“-Szenarien zu untersuchen und dazu eine grafische Methode zu benutzen. ISE 12 ermöglicht ebenfalls vom Waveform-Viewer zur HDL-Quelle zu navigieren.

Verfügbarkeit

ISE Design Suite 12 wird in mehreren Schritten auf den Markt gebracht, wobei das Clock-Gating für Virtex-6-FPGAs bereits seit dem 3. Mai mit der Version 12.1 ausgeliefert wird, die partielle Rekonfigurierung für Virtex-6-FPGAs startet nun mit Version 12.2 und die Unterstützung der AXI4-IP wird in der Version 12.3 folgen. Die ISE 12-Suite arbeitet mit der aktuellen Simulations- und Synthese-Software von Aldec, Cadence Design Systems, Mentor Graphics und Synopsys.

Darüber hinaus bietet die ISE-12-Software laut Anbieter eine rund doppelt so schnelle Logiksynthese und rund 1,3 mal schnellere Laufzeiten bei der Implementierung als bisherige Versionen und enthält eine verbesserte Embedded-Design-Methode.

Die ISE-Design-Suite 12.2 ist ab sofort für alle ISE-Editionen zum Startpreis von 2.995US$ für die Logic-Edition erhältlich. Die partielle Rekonfigurierung kann als Option erworben werden und beinhaltet zwei Tage Training vor Ort. Bestehende Kunden können eine auf 30 Tage limitierte Evaluierungsversion mit vollem Funktionsumfang kostenfrei von der Xilinx-Webseite herunterladen.