07.05.2015

Xilinx: Vivado-Design-Suite 2015.1 verfügbar

Xilinx hat die Vivado Design Suite Version 2015.1 vorgestellt, welche die Entwicklung und den Einsatz von All-Programmable-FPGAs und -SoCs unterstützt. Die neue Version besteht aus der Vivado Lab Edition, einem Vivado-Simulator und integrierten Simulationsabläufen von Fremdfirmen, einer interaktiven CDC-Analyse (Clock Domain Crossing) und der Analyse der Systemleistung mit dem SDK von Xilinx.


Die Vivado Lab Edition ist eine kostenlose, abgespeckte Programmier- und Debug-Ausgabe der Design Suite Vivado. Die Lab-Edition enthält Vivado-Device-Programmer, Vivado-Logic- und Serial-I/O-Analyzer und eine Vielzahl an Debugging-Werkzeugen. Sie ist für den Einsatz in Laborumgebungen gedacht, in denen eine Vivado-Entwicklungsumgebung mit vollem Funktionsumfang nicht erforderlich ist.


Vivado Lab Edition ist um 75 Prozent kleiner als die vollständige Vivado-Design-Suite, was den Aufwand für die Konfiguration und die Anforderungen an den Systemspeicher deutlich reduzieren. Für Entwicklungsteams, die ein debuggen oder programmieren aus der Ferne über Ethernet benötigen, bietet die Vivado-Design-Suite 2015.1 auch einen unabhängigen Hardware-Server, der weniger als 1 Prozent der vollständigen Vivado-Design-Suite ausmacht.



Vivado-Simulator und Simulationsabläufe von Fremdfirmen

Die Vivado-Design-Suite 2015.1 enthält laut Xilinx Verbesserungen in den Simulationsabläufen, die die Kompilierzeiten der LogiCORE-IP auf weniger als die Hälfte reduzieren. Als ein Ergebnis davon ist die Simulationsgeschwindigkeit im Vergleich zu früheren Versionen insgesamt um 20 Prozent schneller. Die neue Version enthält auch die vollständig integrierten Simulationsabläufe der Xilinx-Alliance-Program-Mitglieder Aldec, Cadence Design Systems, Mentor Graphics und Synopsys.



Interaktive Analyse über Taktdomänen hinweg

Xilinx hat sein Verifikationsportfolio mit einer interaktiven CDC-Analysemöglichkeit (clock domain crossing) erweitert. Diese Eigenschaft verbessert die Produktivität, da CDC-Probleme früher in der Entwicklung behoben werden können, was Debug-Zyklen im System reduziert. Kombiniert mit der interaktiven Timing-Analyse und Cross-Probing-Funktionen, bietet die CDC-Analyse eine Timing-Analyse und Debugging-Fähigkeiten und verkürzt damit die Markteinführungszeit.



SDK mit Leistungsanalyse und System-Validation

Um die Entwicklung des All-Programmable-SoCs Zynq-7000 zu beschleunigen, hat Xilinx seine Toolbox für die Systemleistungs- und Systemanalyse für Bare-Metal- und Linux-Applikationen ausgeweitet. Die Xilinx-SDK versorgt den Entwickler eingebetteter Systeme nun mit der Fähigkeit, die Leistung und die Bandbreite ihrer SoC-Entwicklung zu analysieren, einschließlich der Schlüsselleistungsparameter für das Prozessor-Subsystem (PS) sowie die Bandbreitenanalyse zwischen dem PS, der programmierbaren Logik und einem externen Speicher. Systemmodelle, die AXI-Traffic-Generatoren verwenden sind für die Evaluierungs-Boards ZC702 und ZC706 für das All-Programmable SoC Zynq-7000 verfügbar.


Die Vivado-Design-Suite 2015.1 ist ab sofort zur Unterstützung für die FPGAs und SoCs der 7er-Serie und UltraScale-Bausteine erhältlich.


 


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