Als On-Chip-Funktionsblock verbindet der IP-Core die FPGA-Logik des Xilinx-Chips mit dem Datenstrom des Bildsensors, nimmt die Schnittstellendaten an und verwaltet die Byte-zu-Pixel-Konvertierung für alle verfügbaren Lane-Konfigurationen. Die Software unterstützt SLVS-EC v1.2 mit 1, 2, 4 oder 8 vom Nutzer konfigurierbaren Lanes und liefert Pixelformate zwischen 8 und 14 Bit als Rohdaten.
Das Software-Paket enthält den verschlüsselten RTL IP Core, eine Simulationsumgebung (ModelSim) und dedizierte Implementierungsbeispiele. Das dazugehörige Evaluation Kit unterstützt mit Dokumentationen die Implementierung und das Testen eines SLVS-EC-basierten Sensors, und beinhaltet dazu eine sofort einsatzfähige Hard- und Software-Umgebung.