Xilinx: Drei Bausteinfamilien in 16-nm-Technologie

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Xilinx kündigt ihre 16-nm-UltraScale+-Familie bestehend aus FPGAs, 3D-ICs und MPSoCs an, die neuartigen Speicher, 3D-on-3D und Multi-Processing-SoC (MPSoC) kombiniert. Um darüber hinaus eine höhere Integrationsstufe zu erreichen, enthält die UltraScale+-Familie auch die neue Verbindungstechnik SmartConnect. Die Bausteine erweitern das UltraScale-Produktportfolio von Xilinx, das jetzt 20-nm- und 16-nm-FPGAs, -SoCs und -3D-ICs umfasst.



Das UltraScale+-FPGA-Portfolio von Xilinx besteht aus den Kintex-UltraScale+-FPGA- und Virtex-UltraScale+-FPGA- und -3D-IC-Familien, während die Zynq-UltraScale+-Familie die  All-Programmable-MPSoCs enthält.

 

Mit diesem Produktportfolio adressiert Xilinx eine breite Palette an Applikationen, wie LTE Advanced, erste drahtlose 5G- und drahtgebundene Terabit-Kommunikation, ADAS (advanced driver assistance systems) und das industrielle Internet der Dinge. 

  • Mehr Speicher für programmierbare Bausteine: UltraRAM eliminiert laut Xilinx durch die Integration von SRAM-Technik einen der größten Engpässe, der die Leistung und den Leistungsbedarf von FPGA und SoC basierten Systemen beeinflusst. Diese neue Technik kann genutzt werden, um Speicher hoher Kapazität auf dem Chip für eine Vielzahl an Anwendungsfällen zu kreieren – wie für das Zwischenspeichern großer Datenpakete und Videos – wodurch eine vorhersagbare Latenz und Leistung erzielt wird. Durch das Integrieren sehr großen eingebetteten Speichers sehr nahe an den entsprechenden Prozessoren können die Entwickler eine höhere Systemleistung/Watt erzielen und die Stücklistenkosten reduzieren. UltraRAM kann bis zu einer Kapazität von 432 MBit in unterschiedlichen Konfigurationen skaliert werden.
  • SmartConnect Technologie: SmartConnect ist eine Verbindungs-Optimierungstechnik für FPGAs. Sie bietet mit einer systemweiten Verbindungsoptimierung laut Anbieter eine zusätzliche Verbesserung von 20 bis 30 Prozent bezüglich Leistung, Flächenbedarf und Leistungsverbrauch. Während die UltraScale-Architektur den Engpass auf Siliziumebene durch neu konzipiertes Routing, Takten und geänderter Logic-Fabric beseitigt, fügt SmartConnect eine Optimierung der Verbindungstopologie hinzu, um den Design-spezifischen Durchsatz und die Latenz anzupassen und gleichzeitig den Logikbereich für die Verbindungen zu reduzieren.
  • 3D-on-3D-Technik: Das obere Leistungsende des UltraScale+-Produktportfolios nutzt die kombinierte Leistung von 3D-Transistoren und der dritten Generation der 3D-ICs von Xilinx. So wie FinFETs eine mehr als lineare Verbesserung der Leistung/Watt gegenüber planaren Transistoren ermöglichen, erlauben 3D-ICs eine exponentielle Verbesserung der Systemintegration und Bandbreite/Watt im Vergleich zu monolithischen Bausteinen, so Xilinx.
  • Heterogene Multi-Processing-Technik: Die Zynq-UltraScale+-MPSoCs beinhalten alle zuvor erwähnten FPGA-Technologien. Diese Bausteine bieten auf Systemebene nach Angabe des Herstellers ungefähr die fünffache Leistung pro Watt bezogen auf vorherige Alternativen. Im Zentrum des Prozessor-Subsystems befindet sich der 64-Bit-ARM-Cortex-A53-Prozessor mit vier Kernen, der die Hardware-Virtualisierung und eine asymmetrische Datenverarbeitung ausführen kann sowie ARM-TrustZone voll unterstützt. Das Prozessor-Subsystem enthält auch einen ARM-Cortex-R5-Echtzeitprozessor mit zwei Kernen für deterministische Operationen, was eine schnelle Reaktion, hohen Durchsatz und geringe Latenz bei gleichzeitig höchsten Stufen an Sicherheit und Zuverlässigkeit bedeutet. Eine separate Sicherheitseinheit ermöglicht Sicherheitslösungen, die Anforderungen wie sicheres Booten, Schlüssel- und Kennwort-Management sowie Schutz vor unberechtigtem Zugriff–Standardanforderungen für die M2M-Kommunikation (machine to machine) und industrielle IoT-Applikationen, genügen. Für eine Grafikbeschleunigung und Video-Komprimierung/Dekomprimierung besitzen die Bausteine einen speziellen Grafikprozessor, ARM-Mali-400MP, und auch eine H.265-Video-CODEC-Einheit, kombiniert mit Unterstützung für DisplayPort, MIPI und HDMI. Und schließlich wurde noch eine dedizierte "Plattform und Power-Management-Einheit" (PMU) eingebaut, die die Überwachung und Verwaltung des Systems übernimmt und das dynamische Leistungstakten (power-gating) für jeden Prozessor durchführt.

 

Erste Tape-outs und der frühe Zugang zu den Entwicklungswerkzeugen sind für das 2. Quartal 2015 geplant. Erste Auslieferungen sollen im 4. Quartal 2015 folgen.

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