Der Chip verfügt über einen am Eingang eingebauten Kreuzschienenverteiler. Der AD9554 nimmt 940 mW auf, wobei er bis zu acht Ausgangs-Takte in einem Frequenzbereich von 430 kHz bis 941 MHz generiert. Er synchronisiert mit einer Schleifenbandbreite von weniger als 0,1 Hz auf vier zwischen 2 kHz und 1 GHz liegende externe Referenzquellen. Die vier ADPLL-Stufen (Analog-Digital Phase-Locked Loops) ermöglichen eine Reduzierung des eingangsseitigen Jitters bzw. des Phasenrauschens der externen Referenzen.
Die digital geregelten Schleifen- und Holdover-Schaltungen des AD9554 erzeugen auch bei einem Ausfall aller Referenz-Eingänge fortlaufend einen jitterarmen Ausgangs-Takt. Die adaptive Taktungsfähigkeit des AD9554 ermöglicht dem Anwender im eingerasteten Zustand eine dynamische Variation des DPLL-Teilerverhältnisses. Der Ausgangs-Jitter beträgt 380 fs von 50 kHz bis 80 MHz bzw. von 12 kHz bis 20 MHz.
Eigenschaften des AD9554:
- Stabilität gemäß GR-1244 Stratum 3 im Holdover-Modus
- Übergangslose Umschaltung zwischen verschiedenen Referenzen praktisch ohne Beeinträchtigung der Ausgangs-Phasenlage
- Adaptive Taktung ermöglicht dynamisches Verstellen der Feedback-Teiler im OTN Mapping- und -Demapping-Betrieb
- Vierfach-ADPLL-Architektur:
- Acht Ausgänge (massebezogen oder differenziell)
- Vier Referenzeingänge (massebezogen oder differenziell)
- Mit dem 4x4 Kreuzschienenverteiler lässt sich jeder Referenzeingang auf jeden Ausgang schalten
- Unterstützung für ITU-T G.823, ITU-T G.824 und ITU-T G.825 sowie ITU-T G.8261 und ITU-T G.8262
- Garantierte SyncE-Konformität dank einer Schleifenbandbreite von nur 0,1 Hz