Cadence: Plattform für die softwaregesteuerte SoC-Verifikation

PRODUKT NEWS

Cadence hat mit der Perspec System Verifier eine Plattform für eine softwaregesteuerte SoC-Verifikation auf Basis von Anwendungsszenarien vorgestellt.



Anhand einer intuitiven grafischen Spezifikation von Verifikationsszenarien auf Systemebene sowie einer Definition der SoC-Topologie und Aktionen automatisiert diese Verifikationslösung die coverage-orientierte Testentwicklung auf Systemebene mit einer Constraint-Solver-Technologie. Das ermöglicht laut Cadence eine bis zu zehnfach höhere Produktivität bei der SoC-Verifikation gegenüber einer konventionellen manuellen Testentwicklung.


Als Teil der Cadence System Development Suite soll Perspec System Verifier die Testentwicklung von Wochen auf wenige Tage verkürzen. Dabei kann das Design-Team komplexe Fehler reproduzieren, finden und beheben und so die SoC-Qualität insgesamt verbessern. Perspec System Verifier ist ab sofort verfügbar und kann die Produktivität und SoC-Qualität durch mehrere Funktionen erhöhen:


  • Die UML-basierte (Unified Modeling Language) Darstellung der Aktionen und Ressourcen auf Systemebene ermöglicht in Kombination mit einer Solver-Technologie einen intuitiven Einblick auf Systemebene in komplexe und schwierig zu testende Interaktionen der Anwendungsfälle
  • Die Solver-Technologie ermöglicht eine automatisierte Generierung von portierbaren Tests, um eine vollständige Abdeckung von Szenarien auf Systemebene auf der Basis von Chip-Constraints und dem Szenarienumfang zu erreichen. Dadurch lassen sich die SoC-Funktionen im Hinblick auf die Funktionalität, Leistungsfähigkeit und Leistungsaufnahme verifizieren
  • Automatisch generierte Tests, die auf allen Pre-Silicon-Verifikationsplattformen einschließlich der Simulation, Beschleunigung und Emulation, sowie dem virtuellen und FPGA-Prototyping laufen und später auch für die Validierung der realen Halbleiter genutzt werden können.

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